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Logic Synthesis And Soc Prototyping

Rtl Design Using Vhdl

de Vaibbhav Taraate
idioma: inglês
Editor: SPRINGER VERLAG, SINGAPORE, Janeiro de 2021 ‧
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This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design.

Logic Synthesis And Soc Prototyping

Rtl Design Using Vhdl

de Vaibbhav Taraate

Propriedade Descrição
ISBN: 9789811513169
Editor: SPRINGER VERLAG, SINGAPORE
Data de Lançamento: Janeiro de 2021
Idioma: Inglês
Dimensões: 155 x 235 x 20 mm
Encadernação: Capa mole
Páginas: 251
Tipo de produto: Livro
Classificação Temática: Livros em Inglês > Engenharia > Eletricidade e Energia
Livros em Inglês > Outros
EAN: 9789811513169