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Logic Synthesis And Soc Prototyping eBook

Rtl Design Using Vhdl

de Vaibbhav Taraate
idioma: inglês
Editor: Springer Nature Singapore, Janeiro de 2020 ‧
98,71€
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DISPONIBILIDADE IMEDIATA
Ebook para ADE
This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design.

Logic Synthesis And Soc Prototyping

Rtl Design Using Vhdl

de Vaibbhav Taraate

Propriedade Descrição
ISBN: 9789811513145
Editor: Springer Nature Singapore
Data de Lançamento: Janeiro de 2020
Idioma: Inglês
Tipo de produto: eBook
Formato e Compatibilidade: PDF para ADE
Coleção: Engineering
Classificação Temática: eBooks em Inglês > Engenharia > Eletricidade e Energia
EAN: 9789811513145