adicionar à lista de desejos
Verification Techniques For System-Level Design
idioma: inglês
Editor:
ELSEVIER SCIENCE & TECHNOLOGY, dezembro de 2007 ‧
ver detalhes do produto
ESGOTADO OU NÃO DISPONÍVEL
Venda o seu livro
SINOPSE
Explains how to verify SoC logic designs using 'formal' and 'semi-formal' verification techniques. This book covers various aspects of high-level formal and semi-formal verification techniques for system level designs.
DETALHES
| Propriedade | Descrição |
|---|---|
| ISBN: | 9780123706164 |
| Editor: | ELSEVIER SCIENCE & TECHNOLOGY |
| Data de Lançamento: | dezembro de 2007 |
| Idioma: | Inglês |
| Encadernação: | Capa dura |
| Páginas: | 256 |
| Tipo de produto: | Livro |
| Classificação Temática: |
Livros em Inglês
>
Engenharia
>
Eletricidade e Energia
|
| EAN: | 9780123706164 |